在高帶寬傳感器應(yīng)用中隔離 SPI

SPI（串行外設(shè)接口）總線是設(shè)計人員的，原因有很多。SPI 總線可以高速運行，在電路板上的芯片之間等短距離內(nèi)以高達(dá) 60Mbps 的速度傳輸數(shù)據(jù)。

總線在概念上很簡單，由一個時鐘、兩條數(shù)據(jù)線和一個片選信號組成。由于數(shù)據(jù)在時鐘的一個相位上呈現(xiàn)并在相反的相位上讀回，因此在速度上存在很大的延遲和不匹配余量。，由于 SPI 總線由單向線路組成，它通過消除流量控制問題簡化了微處理器中的實施。由于大多數(shù)傳統(tǒng)隔離設(shè)備是單向的，因此 SPI 總線非常適合使用光耦合器或數(shù)字隔離器進(jìn)行隔離。

在熱或壓力監(jiān)測系統(tǒng)等工業(yè)應(yīng)用中，與傳感器前端中的 ADC 通信不需要高采樣率，因此不需要高 SPI 時鐘速率。即使是隔離設(shè)計也很容易在各種隔離技術(shù)中實現(xiàn)。

但需求隨著時間的推移而變化，古老的 SPI 接口已被具有長布線、高數(shù)據(jù)速率和隔離要求的應(yīng)用推向極限。在本文中，我們將了解 SPI 總線、它的限制以及如何在隔離系統(tǒng)中處理它們。

推動隔離式 SPI 性能極限的應(yīng)用是高動態(tài)范圍傳感器接口。要創(chuàng)建具有寬動態(tài)范圍的系統(tǒng)，設(shè)計人員將從具有良好信噪比 (SNR) 的模數(shù)轉(zhuǎn)換器 (ADC) 著手，這通常與字長有關(guān)。16 位字很常見，在需要更高動態(tài)范圍的情況下，可以采用其他技術(shù)，例如輸入的可變增益放大和過采樣。過采樣將以帶寬換取噪聲抑制。

如果采樣頻率加倍，通常噪聲性能會提高 3 dB。因此，例如，75 倍的過采樣率將使噪聲性能和動態(tài)范圍提高約 18 dB。75 倍的信號過采樣意味著以 900 ksps 運行的 ADC 將在大約 6 kHz 的帶寬上提供更好的 18 dB 動態(tài)范圍。帶寬和動態(tài)范圍當(dāng)然可以權(quán)衡取舍，但終，盡可能快地運行 ADC 有很大的好處。

這意味著 SPI 總線將不得不跟上這種雪崩式的數(shù)據(jù)。讓我們考慮一個示例，其中包含用于高采樣率應(yīng)用的典型組件，例如 ADI AD7985 脈沖星 ADC，它可以運行高達(dá) 2.5 Msps。我們將看到通過 SPI 總線與其通信如何影響信號鏈的性能。

ADC 接口 
典型的 ADC 在兩個基本操作中處理數(shù)據(jù)（圖 1）。首先，ADC 有一個轉(zhuǎn)換周期 (t CONV )，在此期間它創(chuàng)建一個表示其輸入端電壓的數(shù)字字。然后，ADC 在采集時間 (t ACQ )期間通過數(shù)字接口將此字傳輸?shù)娇刂破鳌DC在開始另轉(zhuǎn)換之前通常有一個周期時間 (t CYC )，它大約是 t CONV 和 t ACQ 的總和。有時 t CYC 更短，如果 ADC 有特殊的傳輸模式，讓采集和傳輸重疊。為簡單起見，以下討論假定順序轉(zhuǎn)換和采集。

圖 1：簡單的 ADC 傳輸序列

無論數(shù)據(jù)如何傳輸，轉(zhuǎn)換時間和循環(huán)時間都是相同的。但采集時間取決于數(shù)據(jù)接口的屬性，在大多數(shù)情況下是 SPI 總線的操作。如果采集時間由于 SPI 時鐘速率而延長，則 ADC 的采樣率可能會受到嚴(yán)重限制。

SPI 時鐘速率限制 
微處理器/FPGA (MCU) 和 ADC 之間的 SPI 鏈路如圖2所示。SPI 總線由一對移位寄存器之間的連接組成，一個在主 MCU 中，一個在從 ADC 中。MCU 提供同步傳輸?shù)臅r鐘。時鐘的一個邊沿將數(shù)據(jù)移出移位寄存器，互補邊沿為已呈現(xiàn)在環(huán)形拓?fù)渲忻總€移位寄存器另一端的數(shù)據(jù)提供時鐘。在 ADC 的情況下，可能不需要將數(shù)據(jù)從 MCU 轉(zhuǎn)移到 ADC，因此為簡單起見，這個通道連同從屬選擇被取消了。ADC 在操作的轉(zhuǎn)換階段填充其內(nèi)部移位寄存器，然后在采集階段將寄存器移出。

圖 2：ADC SPI 通信塊/時序圖

在 SPI 事務(wù)中，主機生成的時鐘信號通過一些布線延遲傳輸?shù)綇臋C，在一些內(nèi)部延遲后觸發(fā)從機移出其數(shù)據(jù)。數(shù)據(jù)信號通過布線延遲再次傳回主機，它必須在時鐘的互補邊沿及時到達(dá)主機。主機通常有一些額外的設(shè)置時間要求。

圖 2 顯示了這些延遲如何確定半個主時鐘周期的短時間。在非隔離系統(tǒng)中，這些延遲通常非常短，在大多數(shù)情況下 <10 nS，允許 SPI 時鐘以超過 50 MHz 的速度運行。如果將隔離屏障添加到 SPI 數(shù)據(jù)路徑（圖 3），它會將傳播延遲（prop delay，tp ISO ）項添加到跟蹤延遲中。隔離器支撐延遲可能超過 100 nS，具體取決于所使用的隔離技術(shù)。圖 3 顯示了額外的隔離器延遲時間如何延長數(shù)據(jù)處理所需的時間并顯著增加 SPI 時鐘所需的半周期。隔離延遲支配系統(tǒng)中的所有其他時間延遲，時鐘頻率可降至幾 MHz。

圖 3：隔離式 ADC SPI 通信塊/時序圖

時鐘周期的主要限制是要求數(shù)據(jù)在下一個時鐘邊沿之前出現(xiàn)在主機中。在非隔離系統(tǒng)中，這不是一個很大的限制，它實際上通過允許大量的時序余量增加了數(shù)據(jù)傳輸?shù)姆€(wěn)健性。然而，一旦數(shù)據(jù)路徑的傳播延遲開始主導(dǎo)半周期，它會嚴(yán)重降低總線的速度，從而限制具有長隔離器傳播延遲的隔離系統(tǒng)中的吞吐量。

幸運的是，有一種方法可以繞過這個限制。如果從機返回的數(shù)據(jù)有一個獨立的時鐘與之同步，則可以在MCU中設(shè)置一個單獨的接收移位寄存器來接收基于獨立時鐘的數(shù)據(jù)。在這種情況下，SPI 總線的吞吐量不再受隔離層傳播延遲的限制，而是受隔離器吞吐量的限制。

圖 4：創(chuàng)建獨立數(shù)據(jù)時鐘的隔離系統(tǒng)

通過向隔離器添加數(shù)據(jù)通道并發(fā)送隔離 SPI 時鐘的副本以及 ADC 數(shù)據(jù)，可以輕松創(chuàng)建獨立時鐘 DCLK（圖 4 ）?！癝PI 時鐘”路徑中的隔離器延遲與“ADC 數(shù)據(jù)”路徑中的隔離器延遲匹配，有效防止隔離器延遲限制所需的 SPI 時鐘周期。相反，該周期僅受較短延遲的限制，如圖 2 所示，這也會限制系統(tǒng)的非隔離版本。因此，這種方法可以實現(xiàn)更快的 SPI 時鐘，但缺點是需要額外的隔離通道和 MCU 中的獨立時鐘移位寄存器。MCU 從二級接收寄存器讀取數(shù)據(jù)，而不是標(biāo)準(zhǔn)的 SPI 寄存器。

為了說明如何在不同的技術(shù)中實施這種數(shù)據(jù)傳輸方法，我們對以下三個示例進(jìn)行了定量檢查以了解速度并定性檢查了功耗和所需的電路板空間。我們將看到，在標(biāo)準(zhǔn)隔離式 SPI 中，限制速度的是往返傳播延遲，而在延遲時鐘方案中，設(shè)置限制的是隔離器中的時序偏差和失真。
光耦合器實現(xiàn) 
在典型的工業(yè)應(yīng)用中，單通道數(shù)字光耦合器經(jīng)常用于隔離高速總線。需要四個光耦合器來隔離標(biāo)準(zhǔn)的四線 SPI 總線。在估算流行的工業(yè) CMOS 光耦合器中的 maxSPI 時鐘速度時，重要的時序參數(shù)是：

12.5 MBPS 的數(shù)據(jù)速率或 80 ns 的脈沖寬度。傳播延遲 (tpISO) 為 40 ns。脈寬失真 (PWD) 為 8 ns。器件間傳播延遲偏移 (tPSK) 為 20 ns。該參數(shù)很重要，因為多個光耦合器用于創(chuàng)建隔離的 SPI 總線。

為了估計 SPI 吞吐量，我們假設(shè)圖 3 中不同組件的一些典型延遲。假設(shè)每個跟蹤延遲為 0.25 ns，總跟蹤延遲 (t TRACE) 為1ns。類似地，從設(shè)備延遲 (t SLAVE ) 和主設(shè)備設(shè)置延遲 (t MASTER ) 分別假定為 3 ns 和 2 ns。

因此，根據(jù)我們在圖 3 中對隔離 SPI 時鐘速率的討論，對于使用上述光耦合器隔離的 SPI 總線，SPI 時鐘周期的一半將≥ [t TRACE +t SLAVE +t MASTER +2*tp ISO ]ns 或 86 ns，給出允許的 SPI 時鐘速率為 5.75 MHz。Thelong isolator prop delays 大大降低了可實現(xiàn)的 SPI 總線速度。

現(xiàn)在，考慮在反向添加一個額外的隔離器，以將隔離的時鐘信號路由回主設(shè)備并實現(xiàn)延遲時鐘，如圖4所示。這使我們能夠生成與從機返回的數(shù)據(jù)同步的時鐘信號。隔離器的往返傳播延遲 [2*tp ISO ] 不再限制時鐘速率。對于系統(tǒng)中的剩余延遲，隔離的 SPI 半時鐘周期是否可以≥ [t TRACE +t SLAVE +t MASTER ] ns 或 6 ns，支持 80 MHz 的 SPI 時鐘速率？不幸的是，答案并不那么簡單。

圖 5：實用的 DCLK 時序圖

在計算圖 5中顯示 為 tSKEW 的 SPI 時鐘周期時，仍必須考慮正向和反向通道中的不對稱性。部件之間的傳播延遲偏移和脈寬失真將新的 SPI 半時鐘周期限制為≥[t TRACE +t SLAVE +t MASTER +2*PWD+2*t PSK ] 或 62 ns。這導(dǎo)致實際時鐘速率為 8 MHz。然而，由于其 80 ns 的脈沖寬度限制，該光耦合器只能支持 6.25 MHz 的 SPI 時鐘。上面的例子說明即使光耦合器不受其脈沖寬度的限制，t SKEW 在實際應(yīng)用中，嚴(yán)重限制了 SPI 時鐘速率，從具有完美延遲匹配的可能的 80 MHz 到 6.25 MHz。

使用更快的光耦合器和更短的脈沖寬度有幫助嗎？脈沖寬度為 20 ns 的超高速光耦合器可以讓我們以更高的速率運行以前的接口。但即使是這些設(shè)備也存在較大的偏斜和失真參數(shù)。在PSK 為 16 ns 和 PWD 為 2 ns 的情況下， SPI 時鐘半周期變?yōu)?≥ 42 ns，從而導(dǎo)致時鐘速率為 11.75 MHz。在這兩種情況下，光耦合器的時序特性會隨著時間的推移而進(jìn)一步惡化，從而在延遲時鐘和從屬數(shù)據(jù)之間引入更多的不匹配。為這些變化增加時序余量會導(dǎo)致需要進(jìn)一步降低 SPI 時鐘速率。

使用額外的快速光耦合器進(jìn)行 SPI 隔離，除了昂貴之外，還需要大量電路板面積，因為這些器件通常是采用 SO8 封裝的單通道，需要 5 個通道。隔離接口的功率預(yù)算可以高達(dá)每通道 20 mA 的電流。

數(shù)字隔離器的實現(xiàn) 
在過去的十年中，新一代數(shù)字隔離器已經(jīng)問世。這些設(shè)備具有更高的集成度、更高的速度、更低的傳播延遲、低偏斜和更少的失真?？紤]四通道數(shù)字隔離器。三個正向通道和一個反向通道可實現(xiàn)四線 SPI 總線的緊湊隔離。與光耦合器示例類似，我們從數(shù)據(jù)表中獲得以下時序參數(shù)：11.1ns (90 MBPS) 的脈沖寬度、 32 ns 的傳播延遲 (tp ISO )、2 ns 的 脈沖寬度失真 (PWD) 和傳播延遲偏差零件之間（t P SK ) 為 10 ns。但是，與單通道光耦合器不同，在四通道數(shù)字隔離器中，還需要考慮一對反向定向通道之間的通道間匹配。在以上部分中，此參數(shù) (t P SKOD ) 為 5 ns。

使用與圖 3 相同的典型延遲，使用數(shù)字隔離器的隔離 SPI 總線的半時鐘周期應(yīng)≥ [t TRACE +t SLAVE +t MASTER +2*tp ISO ] ns 或 70 ns，時鐘為 7 MHz。
與光耦合器情況一樣，我們看到 SPI 速率受到隔離器傳播延遲的嚴(yán)重限制。但內(nèi)置標(biāo)準(zhǔn) CMOS 技術(shù)的數(shù)字隔離器在整個產(chǎn)品生命周期內(nèi)具有穩(wěn)定的時序特性。這讓我們可以設(shè)置 SPI 時鐘速率，而不會為時序特性的變化留出太多余量。

考慮按照圖 4使用額外的隔離器通道實施延遲時鐘——至少需要使用額外的高速通道。這可以防止隔離器傳播延遲限制整體 SPI 吞吐量，現(xiàn)在更快的 SPI 時鐘是可能的，它僅受時鐘和數(shù)據(jù)通道之間的不匹配和失真以及跟蹤、主和從延遲的限制。給定所有隔離器通道的相似時序，對于 20 MHz 的時鐘速率，新的 SPI 半時鐘周期應(yīng)≥ [t TRACE +t SLAVE +t MASTER +2*PWD+t PSK +t PSKOD ] ns 或 25 ns。

在許多應(yīng)用中，MCU 僅從 ADC 移出數(shù)據(jù)而不會移入任何數(shù)據(jù)。在此類三線 SPI 總線中，可以使用具有兩個反向通道的單個四通道數(shù)字隔離器來實現(xiàn) SPI 總線和延遲時鐘。在這些情況下，還有一個額外的好處。半個 SPI 時鐘周期將≥ [t TRACE +t SLAVE+t MASTER +2*PWD+2*t PSKOD ] ns 或 20 ns，從而產(chǎn)生更快的時鐘速率 25 MHz。

盡管數(shù)字隔離器的速度和偏斜明顯優(yōu)于光耦合器，但通道間的時序偏斜和失真仍然限制了可能的 SPI 時鐘速率。用于延遲時鐘的額外隔離器仍會多消耗大約 20-25% 的功率。因此，使用現(xiàn)有的隔離器將花費更多的功率和電路板空間，同時仍達(dá)不到該方案的可能優(yōu)勢。

優(yōu)化數(shù)字隔離器延遲時鐘實施 
AnalogDevices 開發(fā)了一種經(jīng)過優(yōu)化的數(shù)字隔離器，可在延遲時鐘方案中提供盡可能高的性能。ADuM3150 （圖 6）是 SPIsolator 系列高速數(shù)字隔離器的一部分，旨在優(yōu)化 SPI 總線的隔離。

ADuM3150 無需使用額外的隔離器通道即可生成延遲時鐘 DCLK。通過隔離器將標(biāo)準(zhǔn) SPI 時鐘延遲等于往返傳播延遲 [2*tpISO] 的量來生成 DCLK。圖 6 顯示了 ADuM3150 的內(nèi)部框圖。延遲單元在生產(chǎn)時經(jīng)過仔細(xì)調(diào)整，以匹配通過部件的往返傳輸延遲，從而限度地減少延遲時鐘和返回從屬數(shù)據(jù)之間的時序不匹配。延遲不匹配不僅大大減少，而且在整個操作條件下也得到了明確定義，并且在數(shù)據(jù)表中由 DCLK ERR 參數(shù)保證 。圖 6：ADuM3150 SPIsolator 延遲時鐘實現(xiàn)

DCLK ERR 是延遲時鐘與從機數(shù)據(jù)不同步程度的度量，因此 DCLK ERR 的符號指示延遲時鐘是超前還是滯后于從機數(shù)據(jù)。由于延遲時鐘用于將從機數(shù)據(jù)采樣到主機中，因此它不應(yīng)超前數(shù)據(jù)。DCLK 滯后數(shù)據(jù)是可以接受的，只要它不會完全錯過對數(shù)據(jù)位的采樣。ADuM3150 數(shù)據(jù)表規(guī)定 DCLK ERR 在 -3 ns 和 8 ns 之間，PWD 在 3 ns 之間?？紤]到 DCLK ERR 和 PWD，SPI 時鐘速率 ≥ [t TRACE +t SLAVE +t MASTER +(min)|DCLK ERR |+PWD]ns 或 12 ns，時鐘速率為 40 MHz。ADuM3150 的數(shù)據(jù)速率為 40 MHz，能夠匹配這種高 SPI 時鐘速率，而不會因使用額外的隔離器通道而增加尺寸、成本和功耗。

表 1：技術(shù)比較

結(jié)論 
為了使過采樣成為增加傳感器應(yīng)用動態(tài)范圍的有用工具，與感興趣的頻率相比，采樣頻率必須有足夠高的倍數(shù)，才能顯著降低噪聲。此處介紹的延遲時鐘方案提供了提高隔離式 SPI 接口吞吐量和提高采樣率的途徑。

這種方法將通過可用的隔離技術(shù)提高 SPI 時鐘速率。由于嚴(yán)格控制通道之間的偏斜和信號鏈中的其他失真，數(shù)字隔離技術(shù)提供了優(yōu)于舊式光耦合器的顯著優(yōu)勢。