使用外部 PLL 改善 FPGA 通信接口時(shí)鐘抖動(dòng)

在這篇產(chǎn)品操作方法文章中，IDT 的 Fred Hirning 描述了在處理基于 FPGA 的高速通信接口（例如 SerDes）中的時(shí)鐘抖動(dòng)時(shí)所面臨的問(wèn)題，以及外部鎖相環(huán) (PLL)（例如公司的 VersaClock5）如何處理FemtoClock NG時(shí)鐘發(fā)生器可以用來(lái)解決它們。

在短短幾年內(nèi)，F(xiàn)PGA 技術(shù)取得了顯著進(jìn)步。這些設(shè)備變得極其復(fù)雜。FPGA 模塊繼續(xù)保持鎖相環(huán) (PLL) 技術(shù)，該技術(shù)能夠?yàn)橥竭壿?、存?chǔ)器、電路板外設(shè)、復(fù)雜 PLD 或微處理器 (mP) 以及其他通常要求時(shí)域抖動(dòng)規(guī)范（如周期）的應(yīng)用生成時(shí)鐘- 周期和周期抖動(dòng)。

然而，對(duì)于串行解串器 (SerDes)、千兆以太網(wǎng) (GbE)、10 GbE、同步光網(wǎng)絡(luò)/同步數(shù)字體系 (SONET/SDH) 和光纖通道等高速接口，情況就不同了。有嚴(yán)格的頻域抖動(dòng)要求。

為了正常運(yùn)行，這些高速接口依賴(lài)于低頻抖動(dòng)分量在規(guī)范范圍內(nèi)。即使是的 FPGA 中的現(xiàn)有 PLL 也無(wú)法滿(mǎn)足常見(jiàn)的發(fā)射器 SerDes 眼圖規(guī)范的抖動(dòng)要求。

造成這一缺點(diǎn)的原因各不相同。高速 FPGA 中嵌入的數(shù)字技術(shù)無(wú)法提供構(gòu)建低噪聲 PLL 所需的性能。

考慮到器件的幾何尺寸正在接近 20 納米 (nms)，并且晶體管非常小但非常先進(jìn)，一個(gè)關(guān)鍵因素是 PLL 電感器的質(zhì)量或所謂的“Q 因子”。理想的電感器應(yīng)該沒(méi)有電阻或能量損失。電感器的品質(zhì)因數(shù) (Q) 是衡量其效率的指標(biāo)。電感器的 Q 因子越高，它就越接近理想無(wú)損電感器的行為。

從 PLL 設(shè)計(jì)的角度來(lái)看，實(shí)現(xiàn)良好的相位噪聲 (PN) 以滿(mǎn)足高速協(xié)議發(fā)射器 SerDes 苛刻的 PN 要求至關(guān)重要。在 PLL 設(shè)計(jì)中實(shí)現(xiàn)高 Q 因子通常意味著金屬層的一些變化，可以是更厚的金屬，也可以是使用其他類(lèi)型的金屬，例如銅。

這是一個(gè)不同于大多數(shù)典型 FPGA IP 塊所需的過(guò)程，尤其是在較低的幾何結(jié)構(gòu)中。另外，這是一個(gè)更昂貴的過(guò)程。因此，要設(shè)計(jì)一個(gè)理想的鎖相環(huán)，需要特殊的工藝，例如，一些更厚的金屬來(lái)提高那個(gè)電感的質(zhì)量。在這些極低的幾何尺寸下，F(xiàn)PGA 中的大多數(shù)知識(shí)產(chǎn)權(quán) (IP) 塊不需要這個(gè)額外的過(guò)程。，增加 FPGA 中 PLL 的品質(zhì)因數(shù)變得更加昂貴，從而使 FPGA 的整體工藝更加昂貴。

此外，晶體管泄漏成為具有更小幾何形狀的問(wèn)題。處理 PLL 模擬電路已經(jīng)夠難的了。但是當(dāng)考慮到不同的金屬和晶體管泄漏時(shí)，這種組合對(duì)于 FPGA 的有效 PLL 設(shè)計(jì)來(lái)說(shuō)并不理想。

另一方面，如果 FPGA 供應(yīng)商決定克服這些問(wèn)題并在額外工藝上花費(fèi)更多資金，要求低噪聲的 PLL 仍然會(huì)受到 FPGA 內(nèi)噪聲環(huán)境的影響，從而對(duì)性能產(chǎn)生不利影響。此外，必須路由內(nèi)部 PLL 輸出以到達(dá)外部封裝周?chē)母鞣N SerDes 塊，這更加困難。隨著越來(lái)越多的 IP 進(jìn)入這些大型 FPGA，路由成為一個(gè)主要問(wèn)題。簡(jiǎn)而言之，這些代表了在 FPGA 中提供低噪聲 PLL 作為 IP 塊時(shí)的問(wèn)題。

解決低噪聲問(wèn)題 
這些時(shí)鐘問(wèn)題的答案是在外部采用低噪聲 PLL。 圖 1 顯示了千兆以太網(wǎng)、10 千兆以太網(wǎng)、串行 RapidIO (SRIO) 和光纖通道協(xié)議的常見(jiàn)應(yīng)用協(xié)議對(duì)照?qǐng)D檢查總的、隨機(jī)的和確定性的抖動(dòng)突破。這些只是更常見(jiàn)的高速接口的一小部分。

 

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圖 1：常見(jiàn)應(yīng)用協(xié)議總體、隨機(jī)和確定性抖動(dòng)爆發(fā)。

圖表中定義的常見(jiàn)通信應(yīng)用標(biāo)準(zhǔn)通常將峰峰值（pk 到 pk）總抖動(dòng)單位間隔 (UI) 指定為 1UI 的百分比。這是 SerDes 眼圖閉合規(guī)范，必須滿(mǎn)足該規(guī)范才能滿(mǎn)足可接受的誤碼率 (BER)，對(duì)于大多數(shù)標(biāo)準(zhǔn)而言，誤碼率通常為 10^-12。該規(guī)范受標(biāo)準(zhǔn)通常定義的感興趣的集成范圍（集成掩碼）的約束。

每個(gè)高速協(xié)議都有定義的發(fā)射器眼圖規(guī)范。發(fā)射機(jī)協(xié)議定義了總抖動(dòng)預(yù)算；這包括確定性和隨機(jī)抖動(dòng)。然而，一般而言，隨機(jī)抖動(dòng)是衡量 PLL 質(zhì)量的主要指標(biāo)。高效的 PLL 具有極低的隨機(jī)抖動(dòng)。

像以太網(wǎng)這樣的常見(jiàn)應(yīng)用提供了發(fā)射器眼圖規(guī)范，這是一個(gè)總抖動(dòng)規(guī)范。如上所示，總抖動(dòng)指標(biāo)包括確定性抖動(dòng)和隨機(jī)抖動(dòng)。在大多數(shù)情況下，來(lái)自設(shè)計(jì)良好的 PLL 的大部分抖動(dòng)是隨機(jī)抖動(dòng)，盡管 PLL 設(shè)計(jì)也可能導(dǎo)致某些確定性抖動(dòng)，這在典型的相位噪聲圖上以雜散的形式出現(xiàn)。一般來(lái)說(shuō)，確定性抖動(dòng)來(lái)自電路板上易于識(shí)別的。

例如，它可能以雜散形式出現(xiàn)，這可能是串?dāng)_、電源噪聲、電磁干擾 (EMI) 等的結(jié)果。每個(gè)源通常是單個(gè)雜散音，但是是總抖動(dòng)預(yù)算的一部分。必須注意的是，PLL 設(shè)計(jì)還可以限制某些確定性抖動(dòng)，例如電源噪聲導(dǎo)致的雜散信號(hào)，但如果內(nèi)部調(diào)節(jié)電壓，則可以抑制這種抖動(dòng)。的 PLL 設(shè)計(jì)人員采取這些步驟來(lái)改善其設(shè)計(jì)中的確定性抖動(dòng)。

由于這里的重點(diǎn)是 PLL，因此要特別注意隨機(jī)抖動(dòng)。當(dāng)為這些高速協(xié)議定義規(guī)范時(shí)，會(huì)提供這么多皮秒的發(fā)射器眼圖預(yù)算。總抖動(dòng)預(yù)算旨在滿(mǎn)足特定協(xié)議。隨機(jī)部分是 PLL 技術(shù)的結(jié)果。然而，總抖動(dòng)預(yù)算不僅包括外部 PLL，端點(diǎn)（FPGA、ASIC、PHY）中的高速 SerDes 發(fā)射器本身也有時(shí)鐘數(shù)據(jù)恢復(fù) (CDR) 電路，而 CDR 是另一個(gè) PLL。

因此，協(xié)議提供的總抖動(dòng)預(yù)算是確定性和隨機(jī)抖動(dòng)的函數(shù)。但本質(zhì)上它是印刷電路板 (PCB) 設(shè)計(jì)和兩個(gè) PLL 的功能。外部 PLL 為 PHY/FPGA/ASIC 上的高速接口的輸入計(jì)時(shí)，還有 CDR，也是一個(gè) PLL，它正在恢復(fù) PHY/FPGA/ASIC 內(nèi)部的時(shí)鐘。

借助這些特定于協(xié)議的發(fā)送器抖動(dòng)規(guī)范，端點(diǎn)（PHY、ASIC、FPGA 等）本身定義了外部 PLL 必須滿(mǎn)足的隨機(jī)抖動(dòng)和確定性抖動(dòng)（作為雜散），以維持協(xié)議抖動(dòng)要求并實(shí)現(xiàn)低位錯(cuò)誤率。同樣，總抖動(dòng)預(yù)算包括兩個(gè) PLL。FPGA、ASIC 和 PHY 制造商擁有 CDR，并且了解其設(shè)備內(nèi)部 PLL 的質(zhì)量。他們根據(jù)該質(zhì)量設(shè)置輸入時(shí)鐘的抖動(dòng)預(yù)算。

因此，外部時(shí)鐘必須是的時(shí)鐘。它需要擁有的相位抖動(dòng)，因?yàn)榍度胧皆O(shè)計(jì)人員無(wú)法控制 CDR 中的 PLL 質(zhì)量。

圖 1 顯示了不同應(yīng)用所需的隨機(jī)抖動(dòng)分量，以及端點(diǎn)要求的示例。此處，協(xié)議的總傳輸規(guī)范被分解。兩列顯示隨機(jī)抖動(dòng)和確定性抖動(dòng)。

FPGA、ASIC 或 PHY 等端點(diǎn)定義了外部時(shí)鐘的 RMS（均方根）相位噪聲抖動(dòng)需要達(dá)到的值。同樣，外部時(shí)鐘的噪聲要求。一般來(lái)說(shuō)，由于本文開(kāi)頭定義的工藝限制，CDR 內(nèi)部的 PLL 質(zhì)量將低于用于時(shí)鐘的 PLL。

因此，使用 FPGA 的嵌入式設(shè)計(jì)人員應(yīng)該仔細(xì)研究他們的時(shí)序和抖動(dòng)要求以及解決這些問(wèn)題的方法。如前所述，F(xiàn)PGA、ASIC 和 PHY 等端點(diǎn)規(guī)定了對(duì)輸入?yún)⒖紩r(shí)鐘的抖動(dòng)要求。大多數(shù) PHY 設(shè)備制造商的外部參考時(shí)鐘抖動(dòng)規(guī)范低于線(xiàn)路抖動(dòng)預(yù)算的四分之一，有些甚至比那更緊。

這表明擁有良好的內(nèi)部 PLL 是多么困難，即使在像外部 PHY 這樣的集中定制硅設(shè)計(jì)中也是如此。想象一下，當(dāng) PHY 嵌入到可能包含任何開(kāi)關(guān)瞬變混合的 FPGA 中時(shí)，情況會(huì)有多糟糕。所以你可以看到外部參考時(shí)鐘的端點(diǎn)要求總是比實(shí)際協(xié)議要求的要低得多。同樣，它是兩個(gè) PLL，構(gòu)成了整個(gè)發(fā)射器規(guī)范——一個(gè)在外部提供時(shí)鐘發(fā)生器，另一個(gè)在 FPGA、ASIC 或 PHY CDR 塊內(nèi)提供。

如圖 1所示，以千兆位以太網(wǎng)（光纖）為例，發(fā)射器的總峰峰值抖動(dòng)規(guī)格為 0.21UI，UI 百分比分為確定性和隨機(jī)部分，嵌入式設(shè)計(jì)人員可以轉(zhuǎn)換隨機(jī)預(yù)算 RMS 抖動(dòng)，方法是使用圖 2 所示的 10^-12 BER 的峰峰值到 RMS 轉(zhuǎn)換，然后在數(shù)據(jù)速率上乘以 1，如圖所示。

圖 2. BER 和 RMS 乘數(shù) N

由于關(guān)注的是 PLL 質(zhì)量，因此嵌入式設(shè)計(jì)人員在選擇合適的解決方案時(shí)感興趣的是總隨機(jī)抖動(dòng)要求，這些可以計(jì)算如下：

總隨機(jī)抖動(dòng)：(0.11UI/14.069) ÷ (1.25Gbps) = 6.25ps

因此，在這種情況下，標(biāo)準(zhǔn) 1 吉比特以太網(wǎng)定義的隨機(jī)抖動(dòng)預(yù)算允許在標(biāo)準(zhǔn)定義的 1.875 至 20 兆赫茲 (MHz) 集成模板上實(shí)現(xiàn) 6.25ps RMS。有趣的是，這個(gè)數(shù)字本身并沒(méi)有告訴我們對(duì)外部 PLL 的要求是什么。但是，它定義了對(duì)外部 PLL 和 CDR 電路的總體要求，CDR 電路是被計(jì)時(shí)設(shè)備內(nèi)部的另一個(gè) PLL，在本例中為 1 Gigabit 以太網(wǎng) PHY。

在這種情況下，1 Gigabit 以太網(wǎng) PHY 決定了為設(shè)備供電所需的 PLL 質(zhì)量，以滿(mǎn)足 6.25ps 的總隨機(jī)抖動(dòng)預(yù)算。通常，由于前面討論的原因，這些 CDR 中的 PLL 質(zhì)量不會(huì)像提供時(shí)鐘的 PLL 質(zhì)量那樣好。因此，為 CDR PLL 分配的隨機(jī)抖動(dòng)預(yù)算越多，外部時(shí)鐘設(shè)備就越需要更好。

高端、低端時(shí)鐘 
例如，我們以時(shí)鐘要求高端的 10 GbEPHY 為例。市場(chǎng)上有無(wú)數(shù)對(duì)抖動(dòng)要求極低的PHY。如前所述，此實(shí)例中的外部 PLL 必須噪聲才能滿(mǎn)足此端點(diǎn)的要求。

許多 PHY 制造商在 1.875 至 20 MHz 模板（典型的 10 Gbps 以太網(wǎng)模板）上指定了 400 至 500 飛秒 (fs) 相位噪聲要求的極低規(guī)格。另一方面，另一家 PHY 制造商指定在 12k 至 20 MHz 模板上的相位噪聲為 400 至 500 fs。這是一個(gè)更大的面具，離載體更近，因此更難滿(mǎn)足要求。

因此，時(shí)鐘解決方案制造商（如 IDT）需要參與規(guī)范競(jìng)爭(zhēng)以滿(mǎn)足這些要求。如果嵌入式設(shè)計(jì)人員正在為規(guī)格極其嚴(yán)格的 10GbE PHY 提供時(shí)鐘，則采用的方法是在設(shè)計(jì)中采用例如 IDT 的極低相位噪聲 FemtoClock NG PLL 技術(shù)的設(shè)備，例如通用頻率轉(zhuǎn)換器 (UFT) 或 FemtoClock NG內(nèi)置輸入輸出的時(shí)鐘發(fā)生器。根據(jù)應(yīng)用要求，如果它是一個(gè)簡(jiǎn)單的時(shí)鐘發(fā)生器，可以利用低頻外部晶體 (XTAL) 或晶體振蕩器 (XO) 輸入，并且只需要多個(gè)高速副本，則帶有內(nèi)置扇出緩沖器的 FemtoClock NG是要走的路。

如果需要更多功能，例如鎖相、頻率轉(zhuǎn)換和抖動(dòng)衰減現(xiàn)有板載時(shí)鐘源的能力，那么通用頻率轉(zhuǎn)換器系列產(chǎn)品就是選擇；這些部件提供額外的功能，例如冗余、保持等。任何采用 IDT 的 FemtoClock NG PLL 技術(shù)的設(shè)備都會(huì)產(chǎn)生滿(mǎn)足這些苛刻的 10GbE PHY 制造商抖動(dòng)要求的結(jié)果，如圖 3 所示。

PN 圖表明，這種 PLL 技術(shù)甚至可以滿(mǎn)足嚴(yán)格的 10G 端點(diǎn)規(guī)范，并有足夠的余量讓嵌入式設(shè)計(jì)人員確信系統(tǒng)的穩(wěn)健性。在此示例中，為 10GbE 定義的典型 156.25MHz 時(shí)鐘頻率在 12kHz 至 20MHz 掩模（包括雜散）上以 269fs 出現(xiàn)。這是 FemtoClock NG PLL 系列的典型性能。

 

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圖 3. 相位噪聲圖——156.25MHz 時(shí)的典型相位噪聲

在時(shí)鐘抖動(dòng)要求較寬松的情況下，我們以 SerialRapidIO (SRIO) Gen 1 或一個(gè) GbE 為例。在這里，設(shè)計(jì)用于支持這些協(xié)議的端點(diǎn)和 PHY 具有稍微寬松的抖動(dòng)規(guī)范。這些可以通過(guò)性能低于 1ps 的時(shí)鐘發(fā)生器輕松滿(mǎn)足。在這種情況下，嵌入式設(shè)計(jì)人員可以使用低功耗時(shí)鐘解決方案，例如 VersaClock 5，它指定低于 700 fs 的抖動(dòng)，如圖4所示。

 

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圖 4. 相位噪聲圖 – 100MHz 時(shí)的典型相位噪聲（3.3V，25°C）

這個(gè)特殊的 PN 圖表明，這種 PLL 技術(shù)甚至可以滿(mǎn)足嚴(yán)格的 1G 端點(diǎn)規(guī)范，并有足夠的余量讓嵌入式設(shè)計(jì)人員相信系統(tǒng)將以更低的功耗為優(yōu)勢(shì)而變得穩(wěn)健。此示例表明，通常用于 1G 及以上應(yīng)用的 100MHz 時(shí)鐘頻率在 12kHz 至 20MHz 掩碼（包括雜散）上以 622fs 的速率進(jìn)入 VersaClock 5 中使用的 PLL 技術(shù)的典型性能。

IDT 的 VersaClock5 等產(chǎn)品為嵌入式設(shè)計(jì)人員提供了多功能性和低得多的功耗。在 PLL 設(shè)計(jì)中有很多權(quán)衡取舍；很難設(shè)計(jì)出兼具性能和功耗的 PLL。FemtoClock NG PLL 技術(shù)支持同類(lèi)性能，但功率略高于 VersaClock 5。VersaClock 5 旨在提供足夠的性能以滿(mǎn)足高達(dá) 10G（取決于端點(diǎn)）的所有 1G 和以上通用協(xié)議，并且仍然提供同類(lèi)的功耗和多功能性

路由時(shí)鐘 
涉及 FPGA 和 ASIC 的典型應(yīng)用可能有多個(gè) CDR 和 SerDes 塊執(zhí)行——例如，千兆位以太網(wǎng)——而且它們通常并不總是在同一個(gè)地方。CDR 被放置在 FPGA/ASIC 內(nèi)的不同區(qū)域，以便將它們與其他 IP 產(chǎn)生的噪聲隔離開(kāi)來(lái)。在許多情況下，當(dāng)圍繞需要千兆以太網(wǎng)或 10 千兆以太網(wǎng)的 FPGA/ASIC 進(jìn)行設(shè)計(jì)時(shí)，可能需要該時(shí)鐘的多個(gè)副本，每個(gè)高速 CDR 一個(gè)。一般來(lái)說(shuō)，這需要生成和分配 156.25MHz，例如，對(duì)于 10 GbE。

在需要多個(gè)時(shí)鐘副本的情況下，嵌入式設(shè)計(jì)人員可以選擇使用 FemtoClock NG 或 UniversalFrequency Translator 甚至 VersaClock 5 等時(shí)鐘發(fā)生器設(shè)備，并且根據(jù)需要多少個(gè)相同輸出頻率的副本，低可能還需要噪聲扇出緩沖器。在 ASIC 或 FPGA 具有多個(gè) PHY 的情況下，時(shí)鐘不會(huì)只到達(dá)該 FPGA/ASIC 上的一個(gè)位置。它可能會(huì)到達(dá)四個(gè)不同的位置，并且在芯片的兩端多次。

因此，設(shè)計(jì)人員需要該低噪聲時(shí)鐘的四個(gè)副本。在這種情況下，當(dāng)在時(shí)鐘發(fā)生器和端點(diǎn)（FPGA 或 ASIC）之間添加一個(gè)額外的時(shí)鐘分配緩沖器時(shí)，會(huì)增加一點(diǎn)抖動(dòng)，需要考慮到這一點(diǎn)。任何邏輯（非 PLL）設(shè)備，如用于分配時(shí)鐘的扇出緩沖器，都會(huì)給時(shí)鐘增加一些額外的抖動(dòng)。

必須仔細(xì)考慮以確保在該設(shè)備的輸入端滿(mǎn)足由 FPGA、ASIC 或 PHY 定義的總體抖動(dòng)預(yù)算?？梢允褂脮r(shí)鐘分配設(shè)備這一事實(shí)更加強(qiáng)調(diào)了外部時(shí)鐘發(fā)生器中 PLL 的質(zhì)量，并且必須為時(shí)鐘源本身預(yù)留更多余量。

IDT 提供多種噪聲極低的緩沖器，可限制通過(guò)這些部件產(chǎn)生的附加抖動(dòng)量，例如新的 1.8V8P34S1xxx 系列低功耗 LVDS 緩沖器，其附加相位抖動(dòng)在同類(lèi)產(chǎn)品中，通常為 40fs 或更低。，無(wú)論 PLL 和端點(diǎn)時(shí)鐘輸入路徑中的緩沖器數(shù)量如何，都必須滿(mǎn)足端點(diǎn)抖動(dòng)要求。