上電相位確定性：使用多芯片同步

    將多個(gè)數(shù)字信號處理 (DSP) 塊、寬帶數(shù)模轉(zhuǎn)換器 (DAC) 和寬帶模數(shù)轉(zhuǎn)換器 (ADC) 集成到單個(gè)單片芯片中，現(xiàn)在可以卸載耗電的 FPGA 資源，以允許更小的占地面積、更低的功耗、增加通道數(shù)的平臺，能夠以比以前更高的速率進(jìn)行采樣。伴隨這一新功能而來的是這些集成電路 (IC) 中的新穎多芯片同步 (MCS) 算法，它允許用戶在為系統(tǒng)供電或以其他方式對系統(tǒng)進(jìn)行軟件修改時(shí)為所有通道實(shí)現(xiàn)已知（確定性）相位。因此，這個(gè)確定性階段簡化了更廣泛的系統(tǒng)級校準(zhǔn)算法，以實(shí)現(xiàn)所有通道在輸出或輸入到連接到這些 IC 的前端網(wǎng)絡(luò)的同步。本文展示了使用由多個(gè)數(shù)字轉(zhuǎn)換器 IC、時(shí)鐘源和數(shù)字接口組成的 16 通道接收器/發(fā)送器平臺時(shí)展示此 MCS 功能的實(shí)驗(yàn)結(jié)果。
    系統(tǒng)框圖
    用于此測試的系統(tǒng)框圖如圖 1 所示，由四個(gè)集成 DAC/ADC/DSP IC 組成，每個(gè) IC 由四個(gè) 12 GSPS DAC、四個(gè) 4 GSPS ADC、12 個(gè)數(shù)字上變頻器 (DUC) 和 12 個(gè)數(shù)字下變頻器 (DDC) 塊。
     圖 1. 用于演示 MCS 和多通道校準(zhǔn)算法的系統(tǒng)框圖。（：Analog Devices）
    DUC/DDC 允許在數(shù)字域內(nèi)進(jìn)行頻率轉(zhuǎn)換和/或內(nèi)插/抽取。使用注入到板上的單個(gè) 500 MHz 參考時(shí)鐘，然后使用參考鎖定時(shí)鐘緩沖器生成 MCS 所需的系統(tǒng)參考信號以及基帶處理器 (BBP) 數(shù)字接口所需的時(shí)鐘。該系統(tǒng)還包含四個(gè)獨(dú)立的鎖相環(huán) (PLL) 合成器，這些合成器生成從公共參考源為每個(gè)數(shù)字化 IC 提供時(shí)鐘所需的 12 GHz 源。RF 前端連接到每個(gè)數(shù)字化儀輸出/輸入，它創(chuàng)建一個(gè)過濾和放大的信號到/從邊緣發(fā)射的 RF 連接器。實(shí)施完整的配電解決方案。系統(tǒng)所需的所有電壓均由單個(gè) 12 V 電源產(chǎn)生。
    子陣時(shí)鐘樹結(jié)構(gòu)
    如前所述，子陣列時(shí)鐘樹由一個(gè) 500 MHz 參考源組成，該參考源被拆分并發(fā)送到四個(gè)獨(dú)立 PLL 合成器 IC 的參考輸入，如上圖 1 所示。這個(gè) 500 MHz 信號也是 10 dB 耦合、放大，并發(fā)送到另一個(gè)時(shí)鐘緩沖器 IC，負(fù)責(zé)生成數(shù)字接口所需的系統(tǒng)參考 (SYSREF) 和 BBP 時(shí)鐘。這個(gè)時(shí)鐘樹的目標(biāo)有三個(gè)，因?yàn)樗?br>    允許單個(gè)通道 SYSREF 延遲以糾正 IC 之間的任何走線長度不匹配。
    允許單獨(dú)的 PLL/合成器相位調(diào)整，因此確保各個(gè)數(shù)字化器 IC 時(shí)鐘源之間的同步，以補(bǔ)償系統(tǒng)內(nèi)任何感應(yīng)的熱梯度。
    使用戶能夠?qū)崿F(xiàn)數(shù)字化 IC 的必要設(shè)置和保持要求。
    選擇時(shí)鐘樹 IC 是為了證明各種電路板布局異?？梢栽谶@些芯片中存在的數(shù)字和模擬延遲塊的幫助下在軟件和/或硬件中得到糾正。終結(jié)果是一個(gè)時(shí)鐘樹，它可以在每個(gè) IC 的相同采樣時(shí)鐘周期內(nèi)向所有需要的 IC 提供 SYSREF 脈沖。
    與基帶處理器的數(shù)字接口
    四個(gè)數(shù)字化 IC 各自建立一個(gè)與 BBP 的 JESD204B 或 JESD204C 數(shù)字鏈路接口。1,2該接口負(fù)責(zé)通過物理走線 (SERDES) 將 ADC 和 DAC 代碼傳輸?shù)?BBP 或從 BBP 傳輸。此接口中使用的差分 SERDES 走線數(shù)稱為此鏈路的通道數(shù) (L)。通過鏈路發(fā)送的轉(zhuǎn)換器位分辨率被視為 N'。通道化數(shù)據(jù)路徑（也稱為虛擬轉(zhuǎn)換器）的數(shù)量標(biāo)記為 M。本文所示結(jié)果使用 JESD204C 鏈路，M = 16，N' = 16，DAC 側(cè)鏈路 L = 4，M = 8 , N' = 16, L = 2 對于 ADC 端鏈路。

    在數(shù)字轉(zhuǎn)換器 IC 和 BBP 之間傳輸和接收數(shù)據(jù)的速率被稱為通道速率。硅片上的 DSP 模塊（即 DDC/DUC）允許用戶以不同于通過物理通道發(fā)送的數(shù)據(jù)速率的速率對數(shù)字化儀進(jìn)行采樣。因此，通道速率取決于每個(gè)數(shù)據(jù)路徑的數(shù)字抽取/內(nèi)插數(shù)據(jù)速率。對于這項(xiàng)工作，使用了 250 MSPS I/Q 數(shù)據(jù)速率。對于 JESD204C 接口，通道速率定義為：

    而對于 JESD204B 接口，通道速率定義為：

    本文所示結(jié)果對 ADC 和 DAC 端 JESD204C 鏈路使用 16.5 Gbps 的通道速率。

    每個(gè) JESD204B/JESD204C 鏈接都可以在不同的子類中建立。這些子類根據(jù)是否需要多芯片同步或確定性延遲來分離。對于這項(xiàng)工作，顯示的數(shù)據(jù)使用 JESD204C 子類 1 模式，因此利用 SYSREF 信號對齊跨系統(tǒng)中存在的多個(gè)鏈路傳輸?shù)臄?shù)字?jǐn)?shù)據(jù)部分。具體而言，在此 JESD204C 子類 1 模式中，SYSREF 信號用于對齊本地?cái)U(kuò)展多塊計(jì)數(shù)器 (LEMC)，其傳輸速率為：

    其中 F 是每個(gè)通道每個(gè) JESD 幀的八位字節(jié)數(shù)，K 是每個(gè)單個(gè)多幀的幀數(shù)。對于這項(xiàng)工作，F(xiàn) = 8 且 K = 32，因此使用 7.8125 MSPS 的 LEMC 速率。了解此 LEMC 速率很重要，因?yàn)槿魏纬晒Φ?MCS 例程都需要證明不是 LEMC 速率整數(shù)倍的 RF 頻率能夠?qū)崿F(xiàn)確定性的上電階段。
    多芯片同步方法
    在該系統(tǒng)中，寬帶集成 ADC/DAC IC 提供 MCS 電路，以允許所有發(fā)射和接收 RF 通道上的加電確定性相位，即使在 IC 內(nèi)使用 DUC/DDC DSP 塊時(shí)也是如此。此 MCS 功能使用戶能夠在工廠校準(zhǔn)期間填充查找表 (LUT)，以限度地減少操作停機(jī)時(shí)間。任何成功的 MCS 演示都必須能夠?yàn)槊總€(gè)嘗試的 RF 頻率、熱梯度和系統(tǒng)電源循環(huán)提供系統(tǒng)內(nèi)所有通道的確定性相位。
    集成 ADC/DAC IC 包含 12 個(gè) DUC 塊和 12 個(gè) DDC 塊，如上圖 1 所示。這些塊中的每一個(gè)都包含一個(gè)插值 (DUC) 或抽取 (DDC) 子塊，以更改 DAC 數(shù)字輸入信號的數(shù)據(jù)速率或分別為ADC數(shù)字化輸出信號。每個(gè) DUC/DDC 中還包含一個(gè)復(fù)雜的數(shù)控振蕩器 (NCO)，它允許在數(shù)字域內(nèi)進(jìn)行頻率轉(zhuǎn)換。這些 NCO 中的每一個(gè)都能夠進(jìn)行實(shí)時(shí)復(fù)雜的相位調(diào)整，以便可以修改 DAC/ADC 和 BBP 之間的數(shù)字信號，以補(bǔ)償各種 SERDES 走線長度不匹配。
    這些 ADC/DAC IC 的 MCS 功能負(fù)責(zé)在數(shù)字化儀 IC 數(shù)據(jù)路徑的所有方面實(shí)現(xiàn)相位確定性。實(shí)現(xiàn) MCS 的工作流程如圖 2 所示。
        圖 2. MCS 工作流程涉及對齊數(shù)據(jù)路徑不同部分的單獨(dú)功能。（：Analog Devices）
    MCS算法可以分為兩個(gè)獨(dú)立的功能：
    性同步：此功能負(fù)責(zé)對齊通過子陣列系統(tǒng)內(nèi)所有數(shù)字化儀 IC 的物理通道發(fā)送的基帶數(shù)據(jù)。
    NCO 主從同步：此功能負(fù)責(zé)對齊子陣列系統(tǒng)內(nèi)所有不同數(shù)字化儀 IC 中的所有 NCO。
    單次同步功能首先要求用戶定義 JESD 鏈路參數(shù)（如 M、N'、L 等），然后為任何所需的 SYSREF 平均配置同步邏輯（如果使用連續(xù)的 SYSREF 脈沖）。此外，所需的 LEMC 延遲可用于強(qiáng)制在 SYSREF 邊沿之后的某個(gè)延遲生成 LEMC。完成后，用戶隨后啟用每個(gè)數(shù)字轉(zhuǎn)換器 IC 中的單次同步位，然后請求在同一時(shí)鐘周期內(nèi)向每個(gè) IC 發(fā)送 SYSREF 脈沖，如圖 3 所示。
      圖 3. MCS 算法使用 SYSREF 信號實(shí)現(xiàn)單次同步，使用 GPIO 信號實(shí)現(xiàn) NCO 主從同步以實(shí)現(xiàn)確定性相位。（：Analog Devices）
    對于該系統(tǒng)，時(shí)鐘緩沖器 IC 中引入了模擬精細(xì)延遲，以允許所有數(shù)字轉(zhuǎn)換器 IC 同步 SYSREF?？梢詧?zhí)行后續(xù)檢查，通過查詢每個(gè) IC 內(nèi)的寄存器來驗(yàn)證單次同步過程是否成功執(zhí)行，這些寄存器提供有關(guān) SYSREF 信號和每個(gè) IC 鏈路的 LEMC 邊界之間相位關(guān)系的信息。
    一旦測量到穩(wěn)定的相位（即，一旦 SYSREF-LEMC 相位寄存器讀數(shù)為 0），用戶便知道所有數(shù)字化儀 IC 的 LEMC 已對齊，然后用戶可以繼續(xù)進(jìn)行 NCO 主從同步過程。對于此活動，為性同步描述的子任務(wù)包含在芯片制造商提供的應(yīng)用程序編程接口 (API) 中。
    NCO 主從同步功能首先指定子陣列中的一個(gè)數(shù)字化儀 IC 作為主芯片，如上圖 3 所示。所有其他數(shù)字化儀隨后被視為從屬 IC。主 IC 的設(shè)置使得該設(shè)備的 GPIO0 引腳配置為輸出并路由到三個(gè)從屬數(shù)字轉(zhuǎn)換器 IC 的 GPIO0 網(wǎng)絡(luò)。從屬 GPIO0 網(wǎng)絡(luò)配置為輸入。然后用戶可以選擇在 SYSREF 脈沖、LEMC 上升沿或 LEMC 下降沿觸發(fā)。對于本文中顯示的數(shù)據(jù)，LEMC 上升沿用作 NCO 主從同步觸發(fā)源，GPIO 網(wǎng)絡(luò)通過 BBP 布線，而不是在子陣列上本地布線。接下來，DDC 同步位先切換為低電平，然后再切換為高電平，以啟動 ADC 端 NCO 同步算法。同樣地，
    當(dāng)請求此觸發(fā)器時(shí)，在下一個(gè) LEMC 上升沿，主數(shù)字化器 IC 通過其 GPIO0 網(wǎng)絡(luò)將主輸出信號置為高電平。該信號傳播到每個(gè)從屬設(shè)備的 GPIO0 輸入。在下一個(gè) LEMC 邊緣，所有數(shù)字化儀 IC 都會經(jīng)歷 NCO 重置算法。此后，對于 NCO 主從同步算法，任何 LEMC 脈沖都將被忽略。與性同步一樣，這些 NCO 主從同步子任務(wù)包含在 API 函數(shù)中，以方便用戶使用。
    使用單次同步和 NCO 主從同步功能將兩個(gè)輸入對準(zhǔn)每個(gè) DDC/DUC，這樣每個(gè)接收和發(fā)送通道的輸出相位偏移在多個(gè)電源循環(huán)后可重復(fù)，如圖 4 所示。數(shù)據(jù)圖 4 中的 顯示了在每次重新啟動期間系統(tǒng)在靜態(tài)熱梯度下運(yùn)行時(shí)，每個(gè)接收和發(fā)射通道化器在 100 個(gè)功率循環(huán)（由多個(gè)實(shí)心點(diǎn)表示）內(nèi)的校準(zhǔn)相位偏移。
     圖 4. 接收精細(xì) DDC（左）和傳輸精細(xì) DUC（右）在執(zhí)行 MCS 算法時(shí)正確對齊。（：Analog Devices）
    從該圖中存在的多個(gè)點(diǎn)可以看出，給定 DDC/DUC 的每種顏色的點(diǎn)在電源循環(huán)后都緊密聚集到同一位置，從而描繪了該特定通道的確定性相位。對于本次測試中的數(shù)據(jù)，所有八個(gè)通道化器 DUC 都已在發(fā)送端使用，而八個(gè)通道化器 DDC 中僅使用了四個(gè)。然而，已經(jīng)證實(shí)所有八個(gè)通道化器 DDC 在使用 MCS 算法時(shí)確實(shí)提供了確定性相位。
    如果 PLL 合成器采樣時(shí)鐘和時(shí)鐘 IC SYSREF 在啟動時(shí)保持相同的相位關(guān)系，則在啟動時(shí)發(fā)出此算法會為??每個(gè)通道建立確定性相位。然而，任何系統(tǒng)都會經(jīng)歷熱梯度，這會導(dǎo)致 PLL 時(shí)鐘漂移，如果不進(jìn)行補(bǔ)償，則會導(dǎo)致不同的上電階段。為了補(bǔ)償系統(tǒng)內(nèi)的熱梯度漂移，該平臺利用 PLL 合成器相位調(diào)整。
    在本系列文章的下一部分，我們將探討 PLL 合成器相位調(diào)整、多個(gè)子陣列的可擴(kuò)展性和系統(tǒng)級校準(zhǔn)算法。