一種基于動(dòng)態(tài)電壓升降的嵌入式系統(tǒng)節(jié)能調(diào)度算法

【摘要】：空閑時(shí)間利用是動(dòng)態(tài)電壓升降的有效途徑．針對(duì)現(xiàn)有節(jié)能調(diào)度算法不能保證調(diào)度有效的問題,分析了空閑時(shí)間與動(dòng)態(tài)電壓升降的關(guān)系,提出了統(tǒng)籌可用空閑時(shí)間的逆向的電流-空閑時(shí)間優(yōu)先(CSFB)的節(jié)能調(diào)度算法,并通過仿真比較了其性能．結(jié)果表明,統(tǒng)籌策略能保證嵌入式系統(tǒng)節(jié)能調(diào)度的有效性;CSFB算法的電量保有率和空閑時(shí)間利用率在典型高功耗任務(wù)集調(diào)度中,比同類有效算法分別提高了12．29％和37．03％．這表明,本算法能延長嵌入式系統(tǒng)的工作時(shí)間,提高節(jié)能效果． 【作者單位】：武漢大學(xué)電子信息學(xué)院 武漢大學(xué)電子信息學(xué)院 武漢大學(xué)電子信息學(xué)院 武漢大學(xué)電子信息學(xué)院
【關(guān)鍵詞】：嵌入式系統(tǒng) 低功耗設(shè)計(jì) 動(dòng)態(tài)電壓升降 調(diào)度算法 空閑時(shí)間利用
【分類號(hào)】：TP368.11
【正文快照】： 己l宣 J 11二刁 在嵌入式系統(tǒng)設(shè)計(jì)中，基于動(dòng)態(tài)電壓升降(dyn涵c voltag。scaling，Dvs)[l，2】的節(jié)能調(diào)度l3]是實(shí) 現(xiàn)系統(tǒng)級(jí)功率優(yōu)化的主要途徑. 在動(dòng)態(tài)電壓升降中，升高電壓能提高處理器工作頻率，有利于有效調(diào)度，卻會(huì)增大耗電量;而 降低電壓雖然能節(jié)約耗電量，卻會(huì)威脅到調(diào)

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