嵌入式系統(tǒng)節(jié)能調(diào)度的空閑時(shí)間利用策略

【摘要】：針對現(xiàn)有算法不能在保證調(diào)度有效的前提下實(shí)現(xiàn)滿意節(jié)能效果的問題,分析了空閑時(shí)間與動(dòng)態(tài)電壓升降的關(guān)系,提出了統(tǒng)籌可用空閑時(shí)間的策略和逆向的電流-空閑時(shí)間優(yōu)先(CSFB)的節(jié)能調(diào)度算法,并進(jìn)行了仿真與對比.結(jié)果表明,統(tǒng)籌策略普遍適用于嵌入式系統(tǒng)的節(jié)能調(diào)度;對于典型高功耗任務(wù)集,CSFB算法的電量保有率和空閑時(shí)間利用率相比同類有效算法分別提高了12.29%和37.03%,能有效延長嵌入式系統(tǒng)的工作時(shí)間,實(shí)現(xiàn)更佳節(jié)能效果. 【作者單位】： 武漢大學(xué)電子信息學(xué)院 武漢大學(xué)電子信息學(xué)院 武漢大學(xué)電子信息學(xué)院
【關(guān)鍵詞】： 嵌入式系統(tǒng) 低功耗設(shè)計(jì) 動(dòng)態(tài)電壓升降 調(diào)度算法 空閑時(shí)間利用策略
【基金】：國家863計(jì)劃資助項(xiàng)目(2002AA1Z1490) 國家教育部博士點(diǎn)基金資助項(xiàng)目(20040486049)
【分類號】：TP368.1;
【正文快照】： 0引言在嵌入式系統(tǒng)設(shè)計(jì)中,基于動(dòng)態(tài)電壓升降(dy-namic voltage scaling,簡稱DVS)[1,2]的節(jié)能調(diào)度[3]是實(shí)現(xiàn)系統(tǒng)級功率優(yōu)化的主要途徑.升高電壓能提高處理器工作頻率,有利于有效調(diào)度,卻會增大耗電量;而降低電壓雖然能節(jié)約耗電量,卻會威脅調(diào)度的有效性[4].空閑時(shí)間是嵌入式處理

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